IP核设计的时钟占空比输出为啥不是1:1?

2019-03-25 07:38发布

利用IP核设计的时钟占空比1:1,为什么程序下到实验板后从SignalTap II中看波形不是1:1,倒像是2:1.
有没有人碰到和我一样的情况,是本来就没错,还是哪里出了问题?
此帖出自小平头技术问答
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8条回答
小梅哥
1楼-- · 2019-03-25 11:32
< / 你的采样时钟频率多少?被采样的信号频率多少?
ou513
2楼-- · 2019-03-25 14:37
SignalTap II里面看波形是不准的,最好是输出到PIN脚,用示波器看。因为SignalTap II是通过USB-Blaster返回的信号,是没法每个波形都采到的返回的。
wugz89
3楼-- · 2019-03-25 15:52
根据采样定理,采样时钟频率至少是被采样时钟频率的2倍
5525
4楼-- · 2019-03-25 17:58
SignalTap用的是FPGA内部用时钟抓数据,数据正常指时钟以外的信号,
用时钟看时钟正常不大推荐用,
如果非要用A时钟来看B时钟,偏差也可以理解。
hms2006
5楼-- · 2019-03-25 19:03
5525 发表于 2016-5-4 07:41
SignalTap用的是FPGA内部用时钟抓数据,数据正常指时钟以外的信号,
用时钟看时钟正常不大推荐用,
如果 ...

谢谢!另外再问您个问题,SignalTap抓的信号是不是都要给它分配管脚,我自己的感觉和经验是这样的,就是你要通过SignalTap来观察中间某个信号,那还是要把它附到某个管脚上,然后SignalTap才能捕捉到该信号,应该是这样的吧?
5525
6楼-- · 2019-03-25 22:37
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