IP核设计的时钟占空比输出为啥不是1:1?

2019-03-25 07:38发布

利用IP核设计的时钟占空比1:1,为什么程序下到实验板后从SignalTap II中看波形不是1:1,倒像是2:1.
有没有人碰到和我一样的情况,是本来就没错,还是哪里出了问题?
此帖出自小平头技术问答
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8条回答
hms2006
1楼-- · 2019-03-26 01:04
5525 发表于 2016-5-11 11:47
管脚正常指 IC的pin, Signal Tap看的是内部信号。
下面有个signal tap的手册,主要看图。
https://www.al ...

谢谢,怎么是日本语言版本的!
5525
2楼-- · 2019-03-26 01:48
这是一家altera 日本代理店,没找到英文的,
单看图的话还凑合吧

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