LVDS接收

2019-03-25 07:38发布

我用AFE5805进行AD采样,50M采样频率,输出12位600M速率的LVDS串行信号,两个伴随时钟,一个50M,一个300M,FPGA中用ip核altlvds_rx接收,解串因子为6,两个解串后的数据拼成12位的数据。AFE5805有一个LVDS TEST模式,可以输出固定数据,当输出010101010101时,在Signal tap中观测到解串以及拼接的数据都正确;当输出111111000000时,发现解串后的数据不对,而是错开了几位,后来通过rx_channel_data_align调整字节顺序,之后收到的数据正确。接着输出斜坡波形(每50M周期加1),在Signal tap中看到拼接后的数据整体波形趋势是对的,但是具体的数据不完全正确,大概是这样的 1  2  3  4  4  4  7  8  9  10  10  10  13  14  15……,会有3个数据一样的,然后突然加3。我先是调整了rx_in和rx_inclock的相位,没有用,再用了DPA,也没用。从AFE5805输入端输入正弦信号,可以在Signal tap中看到正弦波形,但同样有3个数是一样的。这是AD采样的问题呢,还是LVDS接收的问题??? 此帖出自小平头技术问答
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4条回答
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1楼-- · 2019-03-25 14:40
< / 最保险的做法,采样时钟信号+自动调整延时,
来寻找稳定的采样窗口中心点。

不然,生数据输入都不稳定,后面就嗨嗨了
FPGA迷
2楼-- · 2019-03-25 20:21
这应该是LVDS接受的问题,能多找几个0x555, 0xaaa, 0xfc0, 0x03f这样的特殊数据进行调整一下吗?
banban00
3楼-- · 2019-03-25 21:27
我先在也想用LVDS的IP核遇到了问题,用16位的AD,AD是串行LVDS输出到FPGA,不知道用解串因子为8,分两次接收数据然后组合成16位的是否可行,希望楼主帮帮忙啊,还有用LVDS的时候,VCCIO应该接多少伏的电压啊?
qingfeng4231
4楼-- · 2019-03-26 01:01
您好,可以告知一下您的QQ嘛,我现在在做AD9273,想请教你几个问题!

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