怎么进行加减脉冲设计呢

2019-03-25 07:39发布

站内问答 / FPGA
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本人是个新手，想用vhdl实现一个加减脉冲控制器。具体功能有“加”信号就在本地时钟脉冲加一个脉冲，有“减信号”就在本地脉冲中减去一个脉冲。可是完全不知道怎么实现。其中的加入脉冲和减一个脉冲有什么思路实现呢？ 此帖出自小平头技术问答
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4条回答
maychang
1楼-- · 2019-03-25 14:19
< / 怎么用VHDL实现加/减计数我不知道。
但数字电路芯片中有现成的加/减计数器，例如74HC190、74HC191。
amsams
2楼-- · 2019-03-25 20:03
 精彩回答 2  元偷偷看……
ou513
3楼-- · 2019-03-26 01:21
首先问一下你描述的是什么意思？你是想调占空比还是说固定输出脉冲个数。比如是不是固定输出10个脉冲，输出10脉冲就停止了输出呢？
okhxyyo
4楼-- · 2019-03-26 04:51
amsams 发表于 2016-4-19 17:37
这个是老师的作业，必须用vhdl写出来，不能使用集成元件

加减法技术，就是敏感信号量选择成时钟，然后来一个加一个。或者看下你老师要求的是你计数的是什么量，就什么量作为敏感信号量。然后来一个信号量就加1罗。这个不是很清楚吗。

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