采用DDR3 SDRAM Controller with UniPHY来控制DDR3，FPGA为stratix IV EP4SGX系列
1.Memory clock frequency 520MHz
2.设定PLL参考时钟为200 MHz
这个pll参考时钟，连接一个外部输入时钟时（这个时钟是200MHZ或25Mhz），正常工作
当这个200MHz时钟为altpll生成的一个时钟时，DDR3不工作。
那么PLL参考时钟有什么特殊要求吗？
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小平头技术问答
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希望对你有帮助
谢谢你的回答。
我这个ALTPLL是生成了好几个时钟的，其他时钟都正常工作，所以locked信号应该是没有问题的。
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