采用DDR3 SDRAM Controller with UniPHY来控制DDR3，FPGA为stratix IV EP4SGX系列
1.Memory clock frequency 520MHz
2.设定PLL参考时钟为200 MHz
这个pll参考时钟，连接一个外部输入时钟时（这个时钟是200MHZ或25Mhz），正常工作
当这个200MHz时钟为altpll生成的一个时钟时，DDR3不工作。
那么PLL参考时钟有什么特殊要求吗？
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小平头技术问答
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找到了，也对pll级联数量进行了修改，改大了，但是没有用，问题还是存在！
难道pll reference clock 只能与专门的外部时钟输入管脚或内部晶振时钟吗？不能用生成的时钟？还是生成的时钟可以通过什么特殊设置后可以使用？
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