< / 本帖最后由 pinggougou 于 2015-5-24 01:23 编辑

1. library ieee;  
   
2. use ieee.std_logic_1164.all;  
   
3. use ieee.std_logic_arith.all;  
   
4. --use ieee.std_logic_unsigned.all;  
   
5.   
   
6. entity tx2ram is  
   
7.   port  
   
8.   ( clk     :in std_logic;
   
9.     wrsig   :in std_logic;                       --串口接收模块有数据发来
   
10.     waddr1  :out std_logic_vector(3 downto 0);   --RAM1写地址
    
11.     raddr1  :out std_logic_vector(3 downto 0);   --RAM1读地址
    
12.     waddr2  :out std_logic_vector(3 downto 0);   --RAM2写地址
    
13.     flag1    :buffer std_logic;                    --ram1读控制信号，低电平有效
    
14.     flag2    :out std_logic;                    --ram2写控制信号，低电平有效
    
15.     wrb     :out std_logic
    
16.   );  
    
17. end entity;  
    
18.   
    
19. architecture rtl of tx2ram is
    
20.     type state is (s0,s1,s2);
    
21.    
    
22.     signal s        :state;
    
23.     signal wrsigbuff:std_logic;
    
24.     signal wrsigrise      :std_logic;
    
25.     signal waddr3 :std_logic_vector(3 downto 0);
    
26. 
    
27. begin
    
28. 
    
29.     wrb<= not wrsigrise;                --低电平时，可以向ram1里写数
    
30. 
    
31.     process(clk)
    
32.         variable v_waddr,v_raddr :std_logic_vector(3 downto 0);
    
33. 
    
34.     begin
    
35.         if falling_edge(clk) then
    
36.             wrsigbuff<=wrsig;
    
37.             wrsigrise<=not wrsigbuff and wrsig; --检测数据到来标志位的上升沿
    
38.             case s is
    
39.                 when s0 =>flag1<='1';
    
40.                             if wrsigrise='1' then               --如果有数据到来，存储数据
    
41.                                 v_waddr:=v_waddr+1;             --地址变换
    
42.                                     if v_waddr=conv_std_logic_vector(15,4) then  --当存满15个数时，跳到下一状态
    
43.                                         v_waddr:="0000";s<=s1;
    
44.                                     else s<=s0;
    
45.                                     end if;
    
46.                            else s<=s0;
    
47.                            end if;
    
48.                 when s1 =>                          --写完数据后，将ram1里的数据写入ram2
    
49.                             flag1<='0';
    
50.                             v_raddr:=v_raddr+1;   --读出ram1第v_raddr里的地址，写入ram2第v_raddr个地址里                        
    
51.                                     if v_waddr=conv_std_logic_vector(15,4) then  --读完15个数时，跳到下一状态
    
52.                                         v_waddr:="0000";s<=s0;
    
53.                                     else s<=s1;
    
54.                                     end if;
    
55.                  when others =>s<=s0;
    
56.            end case;
    
57. 
    
58.             waddr1<=v_waddr;
    
59.             raddr1<=v_raddr;    --在读写数据标志位有效时，低电平写入数据
    
60.             waddr3<=v_raddr;        
    
61.             waddr2<=waddr3;     --ram2写数据地址，比ram1的读数据地址延迟一个周期
    
62.             flag2<=flag1;
    
63. 
    
64.        end process;
    
65. end rtl;
    

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