求教关于《深入浅出玩转fpga》中sdram实验

2019-03-25 07:52发布

请各位高手帮助分析下,就是我在做特权同学的sdram实验的时候,为什么我串口发送的数据会是这样子呢?
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11 12 13 14 15 16 17 17 19 1A 1B 1C 1D 1E 1F 1F
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41 42 43 44 45 46 47 47 49 4A 4B 4C 4D 4E 4F 4F
以此类推,就是每八位在最后都一位都是错的。
调试过,两个fifo读写都正常。串口发送也正常。最后问题落在了sdram控制模块,但是我调试了好几天,一直都是这个结果,希望高手给解答下,你们在做这个实验的时候有发现这个问题吗?
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19条回答
eeleader
1楼-- · 2019-03-26 11:38
不知道楼主问题解决了吗?分享一下哦
wangyaoli
2楼-- · 2019-03-26 16:32
 精彩回答 2  元偷偷看……
wangyaoli
3楼-- · 2019-03-26 19:10
希望楼主如果把问题解决了,告诉我一下,我的qq 418974516,楼上的如果有哪位解决了也请告我一下,谢谢了!
eeleader
4楼-- · 2019-03-26 20:17
最好,公布在论坛就是最好的结果。方便所有坛友学习,增加经验!
wangyaoli
5楼-- · 2019-03-26 23:46
请问楼主您用的SDRAM芯片是什么型号啊?程序是在ISE上实现的还是在quartus 2上实现的呀?
ljt112288
6楼-- · 2019-03-27 02:32
特权的这个控制器初始化的时候 没有拉高DQM,按照SDRAM时序图,初始化的时候必须拉高DQM,初始化之后再拉低。另外他的 读写地址产生那一块也 有点小问题,就是这一块造成读出的数据不正常。 时序上没什么大问题,不需要做时序约束,只需设置相移为-75deg,如果跑120M时 读出数据不正常则 可做一下时序约束 就没问题了。

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