//********FILE HEAD*******
//*******************
//FILE NAME    :counter,v
//FUNCTION     :
//AUTHOR       :
//DATE&REVISION:
//COMPANY      :
//UPDATE       :
//************************


module counter(
input i_rst_n,
input i_clk,

output reg[7:0] o_cnt,
output reg o_cout
)

parameter PERIOD = 8'D15
//**********always*******
//FUNCTION
//***************
always@(negedge I_rst_n,poseedge I_clk)
begin
if(~I_rst_n)
begin
O_cout<=1'b0;
O_cnt<=8'd0;
end
else
begin
if(PERIOD == O_cnt)
begin
O_cnt<=8'd0;
O_cout<=1'b1;
end
else
begin
O_cnt<=O_cnt+8'd1;
O_cout<=1'b0;
end
end
end
endmodule
//END OF counter.v FILE********



//***********FILE HEAD*********
//FILE NAME     :counter_tb.v
//FUNCTION      :
//AUTHOR        :
//DATE&REVISION :
//COMPANY       :
//UPDATE        :
//***********************************
'tamescale 1ns/1ns


module counter_tb();

reg rst_n;
reg clk:
wire [7:0] cnt;
wire cout;
//************************************
//FUNCTION
//******************
counter I1_counter(
.I_rst_n(rst_n),
.I_clk(clk),
.O_cout(cout)
);


//***********initial********
//FUNCTION    :
//*************************
initial
begin
clk = 1'b0;
rst_n = 1'b0;
#4 rst_n = 1'b1
end
//***************always*********
//FUNCTION     :
//*****************
always #1 clk<=~clk;

endmodule

//END OF counter_tb.v FILE**********
这是我用网络版Quartus II 9.1的一个verilog HDL的一个程序。请问里边第20行怎么改
谢谢 此帖出自小平头技术问答