刚刚开始学习Altera FPGA的时序约束，照着特权同学的一个例子做的 但是出现了下面的问题
工程代码：
module        quest_test(
                                   clk,rst, led
                                );
                                                        
input                clk,rst;
output               led;
reg        [23:0]      cnt;
always@(posedge clk  or negedge rst)
begin
    if(!rst)
           cnt <= 24'h0;
         else
           cnt <= cnt + 24'h1;
end
assign led = cnt[23];
endmodule

只对时钟进行了约束 ：create_clock -name {sys_clk} -period 10.000 -waveform { 0.000 5.000 } [get_ports {clk}]

时序报告图 如下   建立时间裕量 全部为负  relationship 全部为 1   请教是怎么回事呢




此帖出自小平头技术问答