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如何修正时序约束中slack为负的问题
2019-03-25 07:59
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FPGA
4684
2
951
我已经在sdc文件中做了约束了create_clock -name {iclk_27M} -period 37.000 -waveform { 0.000 18.500 } [get_ports {iclk_27M}]但是它的slack还是负的 这个应该咋解决啊
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2条回答
coyoo
1楼-- · 2019-03-25 17:52
< / 具体路径具体分析,看看是否有false path或跨时钟域路径
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HDLWorld
2楼-- · 2019-03-25 20:43
1.用timing quest 把最坏路径找出来,判断是否是不是真的瓶颈。
2.分析路径是datapath还是control path. 如果是datapath, 需要采用逻辑综合器进行优化,打开retiming。如果是control path, 有可能要改写代码。
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2.分析路径是datapath还是control path. 如果是datapath, 需要采用逻辑综合器进行优化,打开retiming。如果是control path, 有可能要改写代码。
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