综合时为何总提示Input XXX is unused呢？

2019-03-25 07:59发布

站内问答 / FPGA
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  1. library ieee;
  2. use ieee.std_logic_1164.all;
  3. use ieee.std_logic_unsigned.all;

  5. entity save is
  6. port(
  7.         frame:in std_logic;                --高电平时，存储
  8.         wrsig:in std_logic;                --上升沿时，到来一个字节的数据
  9.         datain:in std_logic_vector(7 downto 0)
  10. );

  12. end entity save;

  14. architecture behav of save is

  16.         constant N:integer:=51;
  17.         subtype byts is std_logic_vector(7 downto 0);
  18.         type  memory is array(0 to N-1) of byts;
  19.         
  20.         signal        data_mem:memory;
  21.         
  22.         begin
  23.         process (frame,wrsig)
  24.            variable cnt:integer range 0 to 50;
  25.           begin
  26.                 if frame='0' then
  27.                         cnt:=0;
  28.                 elsif rising_edge(wrsig) then
  29.                         if cnt<51 then
  30.                          data_mem(cnt)<=data_in;
  31.                         end if;
  32.                 end if;
  33.         end process;
  34. end behav;
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为什么综合时总是提示说Input is unused,三个输入都是unused 此帖出自小平头技术问答
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2条回答
bruce_helen
1楼-- · 2019-03-25 10:10
< / 帮顶，FPGA玩了几天，没时间玩了。
coyoo
2楼-- · 2019-03-25 12:05
没有定义输出，所以这三个输入也就没有任何意义！

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