关于PLL被优化的问题

2019-03-25 08:00发布

站内问答 / FPGA
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我用PLL产生6个分频，但是同一时间只能使用一个分频时钟，quartus将其他没使用的分频时钟优化掉了，只布线了一个时钟，请问有没有办法不让quartus优化掉暂不使用的时钟呢？ 此帖出自小平头技术问答
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1条回答
kemasz
1楼-- · 2019-03-25 15:48
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