布局布线之后某些模块并没有占资源问题

2019-03-25 08:00发布

求大神指导啊,编译综合不报错,但是我看了这几个模块并没有占资源,signaltap观察这几个模块部工作的,为什么呀?怎样能让这几个模块正常布局布线呢?跪谢啦! 此帖出自小平头技术问答
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3条回答
coyoo
1楼-- · 2019-03-25 14:23
< / 这些模块的输入和输出并未实际连接;所以编译器任务这些模块在实际中是不使用的,就优化掉了,也即电路实际并未实现。
zhenpeng25
2楼-- · 2019-03-25 18:02
coyoo 发表于 2014-8-14 10:15
这些模块的输入和输出并未实际连接;所以编译器任务这些模块在实际中是不使用的,就优化掉了,也即电路实际 ...

非常感谢你的回答,可不可以再请教一下,可不可以设置他们不被优化掉,因为那些模块是根据条件来选择使用过不使用的。我的工程中的PLL也有这样的问题,PLL输出的时钟是选择使用的,一次只能用一个输出,但quartus布局布线只布一个时钟,程序内改变参数我就要换另一个时钟的,但是quartus并没有布线啊。有没有办法让quartus不优化掉暂时不用的信号?谢谢啦!
coyoo
3楼-- · 2019-03-25 21:55
zhenpeng25 发表于 2014-8-15 13:49
非常感谢你的回答,可不可以再请教一下,可不可以设置他们不被优化掉,因为那些模块是根据条件来选择使用 ...

如果是使用了mux架构,编译器应该是不会优化掉的

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