FPGA上电后nstatus管脚始终为低电平是什么情况-第2页回答

FPGA上电后nstatus管脚始终为低电平是什么情况

2019-03-25 08:02发布

刚做了了个EP4SGX230的板子，留了jtag和as接口，但均无法下载程序，测量nstatus管脚(外部10k上拉到3.0V)发现上电后，该管脚始终在0.5V左右，查看资料得知，该管脚在nconfig拉高后经过一段时间后会释放，由外部电阻拉到高电平。但在我的板子上nconfig是高电平，但nstatus始终是0.5V左右，这是什么情况，如何解决？此帖出自小平头技术问答

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