关于FPGA时钟管脚

2019-03-25 08:04发布

站内问答 / FPGA
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我电路图中这样的连接正确吗？ 时钟ECKDB连n还是p有讲究吗？多谢多谢

此帖出自小平头技术问答
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4条回答
仙猫
1楼-- · 2019-03-25 09:49
< / 若用的是差动时钟，需要接上一对p-n，单端信号的话就无所谓。
3008202060
2楼-- · 2019-03-25 10:16
仙猫 发表于 2014-6-23 11:49
若用的是差动时钟，需要接上一对p-n，单端信号的话就无所谓。

我也应该是单端信号吧，差动时钟啥意思啊？
仙猫
3楼-- · 2019-03-25 12:15
3008202060 发表于 2014-6-23 15:12
我也应该是单端信号吧，差动时钟啥意思啊？


建议看喂鸡百科：
http://zh.wikipedia.org/wiki/%E5%B7%AE%E5%88%86%E4%BF%A1%E5%8F%B7
3008202060
4楼-- · 2019-03-25 16:00
仙猫 发表于 2014-6-23 22:42
建议看喂鸡百科：
http://zh.wikipedia.org/wiki/%E5%B7%AE%E5%88%86%E4%BF%A1%E5%8F%B7

谢谢

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