就是等待一个脉冲信号的下降沿到来，如何用vhdl描述

2019-03-25 08:08发布

站内问答 / FPGA
3850 1 1719
就是等待一个脉冲信号的下降沿到来，如何用vhdl描述 此帖出自小平头技术问答
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
该问题目前已经被作者或者管理员关闭, 无法添加新回复
1条回答
仙猫
1楼-- · 2019-03-25 09:45
< / 1．如该脉冲是板上的干净信号，可直接把它当作时钟来检测。

process(X)
  if (falling_edge(X)) then
      ...       -- 检测出下降沿
  end if
end process


2．如该脉冲是板外信号，可能带有毛刺的话，则用板上时钟来检测比较可靠，虽然有些延迟。

signal det: std_logic_vector(1 downto 0) := (others => '0');

process(CLK)
  if (rising_edge(CLK)) then
    det <= det(0) & X;
    if (det = "10") then
      ...       -- 检测出下降沿
    end if
  end if
end process

一周热门 更多>

相关问题