Xilinx ISE环境下Verilog HDL编程实现UART接口的设计

2019-03-25 08:10发布

站内问答 / FPGA
11518 2 1259
求一份UART接口ip软核设计源码，在线等！ 此帖出自小平头技术问答
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
该问题目前已经被作者或者管理员关闭, 无法添加新回复
2条回答
撼地神牛
1楼-- · 2019-03-25 15:20
< / 看看楼下有人么
kdy
2楼-- · 2019-03-25 18:33
请看下espier专区里的sdram那个帖子里面有uart

一周热门 更多>

相关问题