遇到一个需要将一段C代码转换为verilog语言,同时需要FPGA处理最省时间,请问各位高手怎样处理比较好呢,小弟是新手请多多指教,谢谢。
for(int i =0;i<100;i++)
{
int num = m;//m是一个变量,取值不确定。
for(int j=0;j<num;j++)
{
int ipword = assigned[i*m+j];//assigned为一个前面定义的数组,成员值不确定。
int tmpvalid = pfile[ipword];//
for(int k=0;k<tmpvalid;k++)
{
float tmpscore = signatureset[i*m+j] ^ pinvert[ipword][k];//数据处理。
}
}
}
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小平头技术问答
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遇到一个需要将一段C代码转换为verilog语言,同时需要FPGA处理最省时间,请问各位高手怎样处理比较好呢,小弟是新手请多多指教,谢谢。
for(int i =0;i<100;i++)
{
int num = m;//m是一个变量,取值不确定。
for(int j=0;j<num;j++)
{
int ipword = assigned[i*m+j];//assigned为一个前面定义的数组,成员值不确定。
int tmpvalid = pfile[ipword];//
for(int k=0;k<tmpvalid;k++)
{
float tmpscore = signatureset[i*m+j] ^ pinvert[ipword][k];//数据处理。
}
}
}
谢谢你的回复。
我想如果用状态机处理,也就相当于一步一步的顺序执行,这样就没有用到FPGA的并行特性了,请问是这么理解吗?谢谢。
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