我想在FPGA内部比较数据并输出最大值，仿真时有问题，忘大家能解答一下！

2019-03-25 08:12发布

站内问答 / FPGA
5204 1 1348
先讲一下我的想法：我是想持续给FPGA送8位的数据，然后在某个IO口高电平时将之前最大的一个数据（所以我需要一直比较）送出。代码如下：
  1. module peak(
  2.                                                 clk,
  3.                                                 rst_n,
  4.                                                 dete_start,
  5.                                                 clk_2,
  6.                                                 data_in,
  7.                                                 data_out,
  8.                                                 tx_start
  9.                                                 );//数据读取和处理模块
  10. input clk;     //AD的时钟源，始终与系统的时钟相同
  11. input rst_n;   //复位信号
  12. input dete_start;   //频率改变的触发信号
  13. input [7:0]data_in; //ad输入数据
  14. output clk_2;    //系统时钟供ad使用
  15. output reg [7:0]data_out;  //发送给tx_mod的数据寄存器
  16. output reg tx_start;

  18. assign clk_2 = clk;    //系统时钟供ad使用


  21. //----------------------频率改变的触发信号-------------------//
  22. reg dete_start_r1,dete_start_r2;        //dete_start寄存器
  23. always @(posedge clk or negedge rst_n)
  24.         if(!rst_n)
  25.         begin
  26.                 dete_start_r1 <= 1'b0;
  27.                 dete_start_r2 <= 1'b0;
  28.         end
  29.         else
  30.         begin
  31.                 dete_start_r1 <= dete_start;
  32.                 dete_start_r2 <= dete_start_r1;
  33.         end

  35. wire data_rst = dete_start_r1 & ~dete_start_r2;//上升沿置高一个时钟周期

  37. //**********************串口发送所需时间计数模块***************//
  38. reg[12:0] cnt;                        
  39. always @ (posedge clk or negedge rst_n)
  40.         if(!rst_n) cnt <= 13'd0;
  41.         else
  42.                 if(data_rst)
  43.                 begin
  44.                         cnt <= 13'd0;
  45.                         tx_start <= 1'b1;
  46.                 end
  47.                 else
  48.                         if(cnt == 100)
  49.                                 tx_start <= 1'b0;
  50.                         else
  51.                                 cnt <= cnt+1'b1;                        

  53. //**********************读取AD采集的电压值***************//
  54. reg [7:0]data_cache;
  55. always @ (posedge clk or negedge rst_n)
  56.         if(!rst_n)
  57.         begin
  58.                 data_cache <= 8'd0;
  59.                 data_out <= 8'd0;
  60.         end
  61.         else
  62.                 if(data_rst)
  63.                 begin
  64.                         data_cache <= 8'd0;
  65.                         data_out <= data_cache;
  66.                 end
  67.                 else
  68.                         if(data_in >= data_cache)
  69.                                 data_cache <= data_in;               

  71. endmodule
复制代码我在用modelsim进行仿真时好像不对啊，输出端口总是X。vt文件如下：
  1. `timescale 1 ns/ 1 ps
  2. module peak_vlg_tst();
  3. // constants                                          
  4. reg clk;
  5. reg [7:0] data_in;
  6. reg dete_start;
  7. reg rst_n;
  8. // wires                                               
  9. wire clk_2;
  10. wire [7:0]  data_out;
  11. wire tx_start;

  13. // assign statements (if any)                          
  14. peak i1 (
  15. // port map - connection between master ports and signals/registers   
  16.         .clk(clk),
  17.         .clk_2(clk_2),
  18.         .data_in(data_in),
  19.         .data_out(data_out),
  20.         .dete_start(dete_start),
  21.         .rst_n(rst_n),
  22.         .tx_start(tx_start)
  23. );
  24. initial                                                
  25. begin   
  26.         clk = 0;
  27.         rst_n = 1;
  28.         dete_start = 0;
  29.         data_in = 0;
  30.         
  31.         #50;
  32.         data_in = 49;
  33.         #50;
  34.         data_in = 149;
  35.         #50;
  36.         data_in = 49;
  37.         #50;
  38.         data_in = 29;
  39.         #50;
  40.         data_in = 59;
  41.         #50;
  42.         data_in = 19;
  43.         #10;
  44.         dete_start = 1;
  45.         #30;
  46.         dete_start = 0;
  47. end  

  49. always
  50. begin
  51. #20 clk = ~clk;
  52. end
  53. endmodule
复制代码波形中输出端口始终是高阻态X，这是为什么呢？希望能给我解答一下！先谢了！ 此帖出自小平头技术问答
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
该问题目前已经被作者或者管理员关闭, 无法添加新回复
1条回答
枫叶知秋
1楼-- · 2019-03-25 15:05
 精彩回答 2  元偷偷看……

一周热门 更多>

相关问题