FPGA中的延迟问题

2019-03-25 08:16发布

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各个子模块仿真的时候没问题，但是顶层模块调用之后各个输出数据会延迟几个时钟周期，这是为什么啊？什么情况下会出现这种延迟？调用的时候应该注意些什么
    谢谢啦~~ 此帖出自小平头技术问答
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8条回答
fsyicheng
1楼-- · 2019-03-25 13:01
< / 你可以这样尝试一下，随便拿一个你认为仿真正确的模块A，然后给这个模块A写一个顶层，这个顶层也就指包换了一个模块，如果你仿真这个新写的顶层没有问题，那就是你原来顶层的代码有问题，如果你这个仿真也出现问题，你就是你的问题了
kdy
2楼-- · 2019-03-25 17:45
控制信号可能性大些
hy_ever
3楼-- · 2019-03-25 19:49
什么意思啊，请具体说明一下吧，谢谢啦~~
kdy
4楼-- · 2019-03-25 20:14
仿真时候由于是行为级仿真控制信号会和时钟沿一起变化，因此可能出现延迟的情况
hy_ever
5楼-- · 2019-03-25 21:19
那这种情况应该怎么办，谢谢指点~
mtainking
6楼-- · 2019-03-25 23:32
 精彩回答 2  元偷偷看……
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