FPGA中的延迟问题

2019-03-25 08:16发布

站内问答 / FPGA
12267 8 1590
各个子模块仿真的时候没问题，但是顶层模块调用之后各个输出数据会延迟几个时钟周期，这是为什么啊？什么情况下会出现这种延迟？调用的时候应该注意些什么
    谢谢啦~~ 此帖出自小平头技术问答
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
该问题目前已经被作者或者管理员关闭, 无法添加新回复
8条回答
mtainking
1楼-- · 2019-03-26 00:26
确认你的子模块跟顶层模块用的是否是同一个时钟
mtainking
2楼-- · 2019-03-26 05:53
确认你的子模块跟顶层模块用的是否是同一个时钟
上一页 1 2

一周热门 更多>

相关问题