现在做的一点东西,里面用到了PLL,做了个时钟的三倍频:
PLL39MHzx3 PLL39MHzx3_M(
        .inclk0(DSP39MHz),
        .c0(CLK_M)
        );
       
下载到FPGA运行没问题的.
但是用modelsim仿真的时候,给可DSP39MHz时钟,但是不知道怎么观察CLK_M,由CLK_M驱动的其他时钟都没有工作,modelsim给的反应是:
# run 100 ns
#  Note : Cyclone II PLL is enabled
# Time: 0  Instance: ADSample_Interface_vlg_tst.i1.PLL39MHzx3_M.altpll_component.stratixii_pll.pll1
# Warning : Invalid transition to 'X' detected on StratixII PLL input clk. This edge will be ignored.
# Time: 0  Instance: ADSample_Interface_vlg_tst.i1.PLL39MHzx3_M.altpll_component.stratixii_pll.pll1.n1
# Running testbench
run 500ns
#  Note : Cyclone II PLL locked to incoming clock
# Time: 169000  Instance: ADSample_Interface_vlg_tst.i1.PLL39MHzx3_M.altpll_component.stratixii_pll.pll1


现在有点没思路,刚刚开始学modelsim,往各位高手不吝赐教一二..
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