{var%20f='http://v.t.sina.com.cn/share/share.php?appkey=1515056452',u=z||d.location,p=['&url=',e(u),'&title=',e(t||d.title),'&source=',e(r),'&sourceUrl=',e(l),'&content=',c||'gb2312','&pic=',e(p||'')].join('');function%20a(){if(!window.open([f,p].join(''),'mb',['toolbar=0,status=0,resizable=1,width=440,height=430,left=',(s.width-440)/2,',top=',(s.height-430)/2].join('')))u.href=[f,p].join('');};if(/Firefox/.test(navigator.userAgent))setTimeout(a,0);else%20a();})(screen,document,encodeURIComponent,'','','https://www.xiaopingtou.cn/data/attach/logo/logo.png', '推荐 robertslyh 的问题《收发器在接收端为什么要采用一个bitslip模块以及该模块的实现》','https://www.xiaopingtou.net/q-14890.html','页面编码gb2312|utf-8默认gb2312'));){kind=link}
RT。
采用了altlvds_tx和altlvds_rx核，在接收端串行转并行以后，采用了一个bitslip模块。好像完成了一个比特偏移的功能。
这里不是很明白为什么要采用bitslip，还有如果要自己用verilog来实现的话应该怎么做？
网上查了好久，很少有这方面的资料。求助大家了，十分感谢！
此帖出自小平头技术问答
采用了altlvds_tx和altlvds_rx核，在接收端串行转并行以后，采用了一个bitslip模块。好像完成了一个比特偏移的功能。
这里不是很明白为什么要采用bitslip，还有如果要自己用verilog来实现的话应该怎么做？
网上查了好久，很少有这方面的资料。求助大家了，十分感谢！
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这里还有个问题，为什么会产生bit偏移这种现象呢？在PCB布线的时候收发器的数据线和时钟线的走线延迟不是相同的吗，是不是时钟skew导致的数据位偏移?
因此高速的串行都是在数据上直接恢复时钟的。
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