FPGA信号时延问题

2019-03-25 08:18发布

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请问如何让FPGA的输出信号具有不同的时延呢？在程序中怎么体现出来啊？ 此帖出自小平头技术问答
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2条回答
flykate
1楼-- · 2019-03-25 13:50
< / 计数，，，，延时，，，，，，，
kdy
2楼-- · 2019-03-25 14:23
寄存器级别的延时用时钟就可以
相位级别的延时要用内部的资源了。Spratan之类低端的还没有

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