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在调Cyclone V的ddr3硬核的时候，里面给ddr3的本地时钟管脚分配时必须要和别的硬核功能管脚在同一个bank，否则编译不通过。
但是我采用的FPGA时钟信号在另一个bank。后来发现在管脚分配(pin planner)里面，和硬核功能管脚在同一个bank里面是有一些全局时钟(GCLK)管脚的。如果我直接把这个管脚当作是ddr3的本地时钟输入，分配好以后ddr3是否就相当于已经输入本地时钟了？这里对这些全局时钟还不是很明白，是不是说给了FPGA时钟以后，其他的GCLK都呈现了这个原始时钟的特性，直接分配就可以了？还是得通过一些其他设置？
谢谢大家！
此帖出自小平头技术问答
但是我采用的FPGA时钟信号在另一个bank。后来发现在管脚分配(pin planner)里面，和硬核功能管脚在同一个bank里面是有一些全局时钟(GCLK)管脚的。如果我直接把这个管脚当作是ddr3的本地时钟输入，分配好以后ddr3是否就相当于已经输入本地时钟了？这里对这些全局时钟还不是很明白，是不是说给了FPGA时钟以后，其他的GCLK都呈现了这个原始时钟的特性，直接分配就可以了？还是得通过一些其他设置？
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还不是很明白，如果我给DDR3的时钟是一个全局时钟的话，编译能过了。但是这个全局时钟的频率是怎么算的呢？是和这块FPGA的输入时钟相同吗，还是需要在软件里面额外设置这个全局时钟的频率？是不是这个全局时钟就等同于这块FPGA的输入时钟?
弱弱地问一下，我这里FPGA的时钟也就是外部晶振的输入脚比如是PIN1，我给DDR3分配了一个时钟脚是PIN2，这个PIN2脚是GCLK(之所以分配PIN2是因为硬核各个功能脚和PIN2在一个bank，和PIN1不在一个bank)。那这里这个PIN2脚的频率和外部晶振输入PIN1脚的频率有没有关系，它们是相等的关系吗?
因为我在进行管脚分配的时候只能用PIN2这个全局时钟作为DDR3的参考时钟了，所以想知道这个PIN2脚和PIN1脚的时钟频率是否相等，是不是可以直接用？还是说必须通过quartus这个软件里面设置一下这个PIN2脚的输出频率？
不知道意思有没有说清楚，麻烦版大了！
真心谢谢版大的指导啊
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