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DDR3 IP核例化求指导
2019-03-25 08:21
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FPGA
12859
2
1443
原理图上有3个DDR3颗粒,其中两个输出16位数据,余下的一个输出8位数据。这3个DDR3是共用地址线还有控制信号。
想知道在例化的时候应该怎么设置,特别是数据位。我这里用的是Altera DDR3 IP core with uniPHY,硬核有MPFE。是直接把输出数据位设成40位(使能ECC),还是说需要通过MPFE设置3个port来控制三个DDR3颗粒?
刚开始做,不是很清楚,求大家帮助啊!
谢谢大家! 此帖出自
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2条回答
hunansunjianjun
1楼-- · 2019-03-25 15:29
< / 如果你的数据是32bits 还需要做ECC校验,那这三个片子并联一起用,生成IP就把数据位宽设置成32位就行了啊
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kdy
2楼-- · 2019-03-25 21:18
精彩回答 2 元偷偷看……
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