【求助帖】关于V7的DDR3问题

2019-03-25 08:21发布

站内问答 / FPGA
6435 1 1110
最近在调V7 485t的DDR3，用的ISE14.4，MIG1.8 ，生成的IP核无论仿真还是板测，其中的app_rdy这个信号始终为低电平，数据手册说原因有两个，一是正在读或者写，二是phy还没有复位好。上电复位后app_rdy信号应该为高的，但是从来都是低电平。


无标题.png 此帖出自小平头技术问答
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
该问题目前已经被作者或者管理员关闭, 无法添加新回复
1条回答
kdy
1楼-- · 2019-03-25 14:18
< / 无疑使复位和时钟的问题

一周热门 更多>

相关问题