< / 我刚仿真了一下发现，前仿真输出逻辑都对，后仿真输出总是加了一个，如果在一开始给c=0,则输出就正确，请问verilog里面都要赋初值吗，如果不赋初值，默认是什么？请高手解答一下

你的组合逻辑太复杂，没有初值寄存器上电默认为0。
建议改成时序的，否则乘法器速度极低；
最快的是查找表。

谢谢，我另有一个问题，这个程序为什么不能生成一个out为7分频的脉冲，out一直为高。
module cntt7(clk,rst,out);
input clk,rst;
output out;
reg out;
reg[2:0]temp;

always@(posedge clk)
begin
        if(rst)
                temp<=0;
        else
                begin
                        temp<=temp+1;
                        if(temp==7)
                        begin temp<=0;out<=1; end
                end
end
endmodule

module cntt7(clk,rst,out);
input clk,rst;
output out;
reg out;
reg[2:0]temp;

always@(posedge clk)
begin
        out<=0;
        if(rst)
                temp<=0;
        else
                begin
                        temp<=temp+1;
                        if(temp==7)
                        begin temp<=0;out<=1; end
                end
end
endmodule


即使给out初值赋为0,则out输出一直为0

把最后的7改成6就可以了