呵呵，这两个写法说明你还没深入了解verilog啊！
第一个，out从未变成0，当然为1.
第二个，out不是被赋初值， 而是每个时钟来了都变0.

月痕说的对，7分频当然是计数到6变0,。
module cntt7(clk,rst,out);
input clk,rst;
output out;
reg[2:0]temp;

always@(posedge clk)
begin
        if(rst)
                temp<=0;
        else
                begin
                        temp<=temp+1;
                        if(temp==6)
                                temp<=0;         
               end
end
wire out = (temp==3'b1);//随便是0-6都行，占空比是1:7的分频
endmodule


可以参考下：http://bbs.eeworld.com.cn/thread-375207-1-1.html
了解下always

这种写法不是很推荐，
这是因为：实际上always出现了这样的语句
always （）
begin
   co<=0;
   if(sum==6)
   co<=1;
end

这种情况不利于阅读，虽然语法上是成立的。就像C里面的GOTO一样
BTW：对同一个变量在同一个时钟沿赋值不属于阻塞非阻塞的范畴。

最后说一句 Verilog是支持乘的。都集中在语法的讨论上了，
关键的忘记了。
reg [3:0]a;
reg [3:0]b;
wire [7:0]c= a*b;
这样写就OK了。
后面Espier专区会有专门的文章介绍。怎样利用FPGA中的不同资源完成乘法。

非常感谢你，很多都是基础的，我也正在学习中。就是这个out为什么一开始就是高电平，理论上将默认应该是低电平啊，不理解
module cntt7(clk,rst,out);
input clk,rst;
output out;
reg out;
reg[2:0]temp;

always@(posedge clk)
begin
        if(rst)
                temp<=0;
        else
                begin
                        temp<=temp+1;
                        if(temp==7)
                        begin temp<=0;out<=1; end
                end
end
endmodule