一开始你是指仿真吗？
还是测量。
仿真如果没有赋值应该是个红 {MOD}线，表示X。
然后完成复位，7个周期后变高之后就一直高了

是这样子的，这个程序在functional 仿真下一开始是低电平，7个周期后一直保持高电平
在Timing 仿真模式下从一开始就是高电平。
我不理解，那到底应该相信哪个，按理说后仿真应该就考虑了信号延时，但怎么结果差这么多

1、前后仿真不应该影响结果，但由于你的是输出信号，所以你行为级仿真没看到X信号有点奇怪，起始总有X的。
你的仿真软件不是Modelsim吧，其余的不是那么好观察。
2、是不够了，128个Macrocell里每个包含1个寄存器
这个片子都老掉牙了

恩恩，就是quartus自带的仿真，谢谢了！
寄存器溢出，是因为这个逻辑占的寄存器太多，能减少一点吗，这是逻辑是一路，我需要用5路，还有其他的逻辑等等。现在正在想办法把这个改善一下，不知道你有没有印象了，这个程序是你写的，后来我改了下。
module allen(clk30m,pwm,out);
input clk30m,pwm;
output out;
reg [10:0]cnt_pulse;

always @(posedge clk30m or negedge pwm)
begin
        if(!pwm)
                cnt_pulse = 0;
        else if (cnt_pulse[10]==1)
                cnt_pulse = cnt_pulse;
        else
                cnt_pulse = cnt_pulse + 1;
end
wire pwm_ok = !(cnt_pulse[10]==1);
reg [9:0]cnt_095;
always @(posedge clk30m or posedge pwm_ok)
begin
        if(pwm_ok)                              
                cnt_095 = 0;
        else
              cnt_095= cnt_095 + 1;            
end
wire pwm_095 = !(cnt_095>=955 && cnt_095<=1023);

assign out = pwm_ok ? pwm : pwm_095 ;
endmodule

5路的话wire pwm_095 = !(cnt_095>=955 && cnt_095<=1023);
1、都是10位的比较器太大。
2、节约资源就对30M分频，再重新算一下计数器的位数。就减少了很多reg