谁有verilog编写的AD采样串行输出的例子啊？

2019-03-25 08:23发布

站内问答 / FPGA
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想弄点代码来学习一下，找了很多篇论文，看的是头大啊。 此帖出自小平头技术问答
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2条回答
deweyled
1楼-- · 2019-03-25 14:35
 精彩回答 2  元偷偷看……
kdy
2楼-- · 2019-03-25 16:59
第一部分配置寄存器（如果有的话）是
1、并串转换
2、状态机
第二部分数据采样隔离成
1、串并转换
2、数据存储
2个模块，用STP或者SCP观察输出波形。
这个比较基本了。
如果完全新手建议直接用默认部分做第二部分。
不着急的话可以等Espier开发板的第二次活动，顺便广告下。

[ 本帖最后由 kdy 于 2013-7-12 22:54 编辑 ]

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