FPGA设计问题

2019-03-25 08:24发布

站内问答 / FPGA
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想问一下，在做FPGA设计时，各底层子模块功能和时序仿真正确，但是顶层模块仿真错误，（就是单独子模块仿真正确，但是整个模块仿真错误）这是什么原因产生的呢？有哪些解决方法？
2：还有 本来为了底层子模块时序好点，于是对每个子模块编辑仿真时做了时序约束，时序仿真结果不错，想LOGICLOCK，但是使用后子模块仿真时序结果错误。不知道什么原因，还有就是使用LOGICLOCK对时序约束后的子模块所存后，整个模块运行仿真时序结果会好么？（整个模块仿真不是重新布局布线么） 此帖出自小平头技术问答
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5条回答
eeleader
1楼-- · 2019-03-25 10:25
 精彩回答 2  元偷偷看……
shuxueaw
2楼-- · 2019-03-25 14:12
不可能啊，要产生的内部信号基本上能产生，会不会因为时序问题呢？
yanjianguo
3楼-- · 2019-03-25 17:18
子模块仿真正常，顶模块仿真错误，会不会是顶模块对子模块的信号传递调用上有问题。如果外部的输入信号同时被几个子模块引用的话。
eeleader
4楼-- · 2019-03-25 21:06
代码覆盖很多时候，如果没有软件评测，你不能说不可能。
模块调用这种初级问题可能换，但不会是主要问题。
shuxueaw
5楼-- · 2019-03-26 00:23
谢谢老师和学长回答，这一段时间我采取的一些测试1.用FPGA片内RAM代替外部RAM波形是能正常输出的。2.外部只用1片RAM，没有复用，波形还是出现问题，初次觉得是写入RAM的数据有问题，于是继续进行验证。现在想问下老师一个问题，就是我对外部RAM一个确定地址一直读数据，在用signaltap观察时读取的数据会发生变化，其中RAM_DATAOUT1是外部RAM读进来的数据经过一个soft缓冲器而来的，CLK_RAMH为外部RAM的时钟输入引脚，RAM_ADDR1为外部RAM的地址，我想问:1：为什么一直读一个地址数据，数据会发生变化，不相同。

Signaltap图片

Signaltap图片

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