Timing constraint: Default period analysis for Clock 'pll_2clk_inst/CLKOUT1_BUF'
  Clock period: 2.813ns (frequency: 355.492MHz)
  Total number of paths / destination ports: 229 / 73
-------------------------------------------------------------------------
Delay:               2.813ns (Levels of Logic = 2)
  Source:            framedeinterleave_matcher_blockdeintrleave_inst/prachblockdeinterleave_inst/fifo_inst/U0/xst_fifo_generator/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.gl0.rd/rpntr/count_d1_7 (FF)
  Destination:       framedeinterleave_matcher_blockdeintrleave_inst/prachblockdeinterleave_inst/fifo_inst/U0/xst_fifo_generator/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.gl0.rd/gras.rsts/ram_empty_fb_i (FF)
  Source Clock:      pll_2clk_inst/CLKOUT1_BUF falling
  Destination Clock: pll_2clk_inst/CLKOUT1_BUF falling
  Data Path: framedeinterleave_matcher_blockdeintrleave_inst/prachblockdeinterleave_inst/fifo_inst/U0/xst_fifo_generator/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.gl0.rd/rpntr/count_d1_7 to framedeinterleave_matcher_blockdeintrleave_inst/prachblockdeinterleave_inst/fifo_inst/U0/xst_fifo_generator/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.gl0.rd/gras.rsts/ram_empty_fb_i
                                Gate     Net
    Cell:in->out      fanout   Delay   Delay  Logical Name (Net Name)
    ----------------------------------------  ------------
     FDCE:| (|是我故意插入的，不然会出现表情)C->Q             4   0.471   1.085  U0/xst_fifo_generator/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.gl0.rd/rpntr/count_d1_7 (U0/xst_fifo_generator/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.gl0.rd/rpntr/count_d1<7>)
     LUT6:I0->O            1   0.094   1.069  U0/xst_fifo_generator/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.gl0.rd/gras.rsts/ram_empty_fb_i_or000049 (U0/xst_fifo_generator/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.gl0.rd/gras.rsts/ram_empty_fb_i_or000049)
     LUT6:I0->O            2   0.094   0.000  U0/xst_fifo_generator/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.gl0.rd/gras.rsts/ram_empty_fb_i_or0000325 (U0/xst_fifo_generator/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.gl0.rd/gras.rsts/ram_empty_fb_i_or0000)
     FDP:| (|是我故意插入的，不然会出现表情)D                    -0.018          U0/xst_fifo_generator/gconvfifo.rf/grf.rf/gntv_or_sync_fifo.gl0.rd/gras.rsts/ram_empty_fb_i
    ----------------------------------------
    Total                      2.813ns (0.659ns logic, 2.154ns route)
                                       (23.4% logic, 76.6% route)

上面的是我的综合报告第一处的违规，-0.018显然是违规。下面的综合报告是我的综合报告中第二处的违规情况。

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Timing constraint: Default OFFSET IN BEFORE for Clock 'pll_2clk_inst/CLKOUT1_BUF'
  Total number of paths / destination ports: 2 / 2
-------------------------------------------------------------------------
Offset:              0.803ns (Levels of Logic = 3)
  Source:            pll_inst/PLL_ADV_INST:LOCKED (PAD)
  Destination:       framedeinterleave_matcher_blockdeintrleave_inst/prachblockdeinterleave_inst/rd_en (FF)
  Destination Clock: pll_2clk_inst/CLKOUT1_BUF falling
  Data Path: pll_inst/PLL_ADV_INST:LOCKED to framedeinterleave_matcher_blockdeintrleave_inst/prachblockdeinterleave_inst/rd_en
                                Gate     Net
    Cell:in->out      fanout   Delay   Delay  Logical Name (Net Name)
    ----------------------------------------  ------------
    PLL_ADV:LOCKED        62   0.000   0.000  PLL_ADV_INST (LOCKED_OUT)
     end scope: 'pll_inst'
     begin scope: 'framedeinterleave_matcher_blockdeintrleave_inst'
     begin scope: 'prachblockdeinterleave_inst'
     LUT3:I1->O            1   0.094   0.000  rd_en_rstpot1 (rd_en_rstpot)
     FD:D                     -0.018          rd_en
    ----------------------------------------
    Total                      0.803ns (0.803ns logic, 0.000ns route)
                                       (100.0% logic, 0.0% route)

我现在想问的是：-0.018都是时序违规，那么是保持时间违规，还是建立时间违规呢，  如果是保持时间违规，我加入assign  rd_en_temp= rd_en（使用 rd_en_temp代替 rd_en就相当于加入buff），为什么综合出来的还是-0.018呢，卡住了一段时间了，解决不了，那位大神给我指点一下啊，多谢了啊，我万分感激啊，先谢过了啊。 此帖出自小平头技术问答