如何在verilog中调用vhdl模块,最好给个例子,万分感谢啊!

2019-03-25 08:25发布

如何在verilog中调用vhdl模块,最好给个例子,求大神指点! 此帖出自小平头技术问答
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4条回答
白丁
1楼-- · 2019-03-25 14:31
 精彩回答 2  元偷偷看……
FPGA迷
2楼-- · 2019-03-25 20:27
VHDL 模块:
ENTITY SIN IS
          PORT (CLK,kd,ku: IN STD_LOGIC;                  
          DOUT : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) ;
          daclk,LED: OUT STD_LOGIC
);
END;

Verilog调用示例:
SIN        u0
(
        .CLK                        (clk                        ),        // I,                1-bit,        system clock, 50 MHz
        .kd                        (kd                        ),        // I,                1-bit,        frequency decrease
        .ku                        (ku                        ),        // I,                1-bit,        frequency increase

        .DOUT                (                        ),        // O,        8-bit,       
        .daclk                (                        ),        // O,        1-bit,
        .LED                        (                        )        // O,        1-bit,        led
);
eeleader
3楼-- · 2019-03-25 23:54
verilog调用VHDL模块,直接把VHDL程序加
在Veril0g工程中,然后在Veril0g语中直接
调用
eeleader
4楼-- · 2019-03-26 05:19
verilog调用VHDL模块,直接把VHDL程序加
在Veril0g工程中,然后在Veril0g语中直接
调用

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