关于FPGA中的LVDS电平

2019-03-25 08:27发布

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我使用AD9230，它输出是LVDS电平，我把它的数据先接到了FPGA上。比如AD数据线是：AD0+到AD12+和AD0-到AD12-，这些数据在FPGA中怎么处理，是将正的和负的分别相减吗？ 此帖出自小平头技术问答
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6条回答
chenzhufly
1楼-- · 2019-03-25 15:35
< / 不是！
dahaotile
2楼-- · 2019-03-25 21:29
那该怎么处理这个数据呢？求指导
chunyang
3楼-- · 2019-03-26 01:50
要先将LVDS电平转换成单端数字逻辑信号才能送入FPGA，除非FPGA本身带有LVDS电平转换器。
dahaotile
4楼-- · 2019-03-26 02:55
 精彩回答 2  元偷偷看……
chunyang
5楼-- · 2019-03-26 02:59
都说了，除非FPGA集成了LVDS收发器，否则是不可以的，而且也不存在什么加减问题，显然你还没理解什么叫做差分信号。
FPGA迷
6楼-- · 2019-03-26 05:30
不用相减，在不同的FPGA有不同的使用方式，Altera的一般只需关注正端就可以了，
ISE, Lattice的有对应的原语模块来做这种事儿，可以去查查文档，具体记不得了。

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