ISE VHDL 如何判断信号被更新

2019-03-25 08:32发布

站内问答 / FPGA
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我有一个累加器，当信号a，b被更新之后a加b，然后累加。

我想用active判断信号是否更新。

if (a'active and b'active) then

机器提示错误 不支持。

请问在不增加信号的前提下，能不能判断信号被更新？ 此帖出自小平头技术问答
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5条回答
eeleader
1楼-- · 2019-03-25 14:39
< / 增加一个信号寄存器,则通过一个cLk判断信号
变化,可以解决你的问题！
eeleader
2楼-- · 2019-03-25 17:42
增加一个信号寄存器,则通过一个cLk判断信号
变化,可以解决你的问题！
eeleader
3楼-- · 2019-03-25 18:19
楼主问题解决了否？
timdong
4楼-- · 2019-03-25 22:30
是通过增加寄存器解决的.
eeleader
5楼-- · 2019-03-25 23:25
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