用PLL产生180度的时钟有问题

2019-03-25 08:33发布

站内问答 / FPGA
6714 11 948
我在Altera的FPGA里用了一个PLL,希望产生一个相位差为180度的时钟，就是和原来的时钟反向，但发现出来的时钟
和原时钟相位不是我期望的180度。那位知道该怎么办呢 ？谢谢 此帖出自小平头技术问答
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
该问题目前已经被作者或者管理员关闭, 无法添加新回复
11条回答
tx_xy
1楼-- · 2019-03-25 09:50
< / 无图无真相。。。
lzxylwq
2楼-- · 2019-03-25 13:48
这是图片，谢谢
tx_xy
3楼-- · 2019-03-25 18:07
从图上来看 相移不大呀 。
不知道楼主是怎么调用这个PLL滴 或者说是如何配置的 能把界面贴上来么？
lzxylwq
4楼-- · 2019-03-25 22:59
 精彩回答 2  元偷偷看……
lzxylwq
5楼-- · 2019-03-26 04:54
相位差还是比较大的，62.5M的时钟周期是16ns，但相位差是10ns多
tx_xy
6楼-- · 2019-03-26 10:32
在调用IP生成工具产生C0和C1两个输出的时候，参数怎么配置的，我怀疑可能是您参数配的有问题。
1 2 下一页

一周热门 更多>

相关问题