verilog ISE平台下仿真问题

2019-03-25 08:35发布

module test( input clk, input [7:0] din, output reg [7:0] dout );

always @ (posedge clk) begin dout <= din + 1;end
endmodule
为什么出来的 RTL如图（加法器之间没有连线）：此帖出自小平头技术问答

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