全局时钟的信号整型

2019-03-25 08:37发布

站内问答 / FPGA
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我用一个有源晶振输入，然后里面编了个10进制计数器，用示波器观察发现输出前几位还是正弦波，要到后3位输出才是方波，难道要在全局时钟进入后还要编4-5个非门做整型限副吗 此帖出自小平头技术问答
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9条回答
fsyicheng
1楼-- · 2019-03-25 12:59
< / 朋友，你好。如果我没有理解错的话，你说的应该是在FPGA，CPLD之类的实验吧，如果没有AD或IO不带AD之类的话，单纯的IO口应该不可能有正弦波吧，是不是启动的时候的毛刺啊，或者是FPGA在启动配置过程捕捉到的上电电压。
00750
2楼-- · 2019-03-25 13:26
要么是你的晶振频率过高，要么是你的示波器带宽太低。
kingchiu
3楼-- · 2019-03-25 16:11
 精彩回答 2  元偷偷看……
eeleader
4楼-- · 2019-03-25 19:23
同意二楼的看法！你的示波器的探头杂散电各
太大，所以全局时钟经过探头到示波器显示
就成了正弦波。解决办法是示波器探头置c
x1档即可！
kingchiu
5楼-- · 2019-03-25 21:13
你理解错了，我意思是全局时钟输入脚是用一个60MHZ的有源晶振的，那时输入还是个正弦波，但是输入到CPLD后，经过里面编写的10进制计数器处理输出后前6个数位输出还是正弦波，到后面3个输出才是正弦波
eeleader
6楼-- · 2019-03-26 01:39
楼主的意思:你的有源晶振本身输入就是
正弦波，但经过cpld处理后，部份是正弦波，
部份是方波。我想说，正弦波经过cpld是
不可能再继续保持成正弦油的
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