请问平方加和除法运算如何用verilog实现？

2019-03-25 08:38发布

站内问答 / FPGA
1971 7 1480
要做一个如下运算：
yy.JPG
a、b、c、d均为实时输入的变量
全用IP核实现的话需要8个乘法器和一个除法器的IP核
且延时特别大

请问高手们是否有快速一些的近似算法？
此帖出自小平头技术问答
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
该问题目前已经被作者或者管理员关闭, 无法添加新回复
7条回答
eeleader
1楼-- · 2019-03-26 11:12
关于除法实现网上有很多方法，可以找个例子试试看.
上一页 1 2

一周热门 更多>

相关问题