< / 贴代码

因为代码在单位的电脑上，无法黏贴，因此写个简单的程序，表达下我想表达的东西
程序中req1，req2没有进行同步处理，我原程序对他们采用脉冲边缘检测法进行过检测
model tx(
input clk,
input rst_n,
input req1,
input req2,
input [15:0] datain,
output [31:0] dataout
);
always@(posedge clk or negedge rst_n)
begin
if(!rst_n) word32<=0;
else
begin
if(req1==1) word32[15:0]<=datain;
if(req2==1) word32[31:0]<=datain;
end
end
assign dataout=word32;
endmodel

rtl中datain没有和任何管脚连接，若将dataout改为[15:0]，datain就和寄存器连接上了，但为虚线

http://forums.xilinx.com/xlnx/bo ... mp;message.id=14064

xst害人