在user_logic里一样可写component，当然软核的vhd文件也必须加入工程才行。记得有一点容易出错的是，系统可能找不到软核的.ngc文件，需要手工把这个文件拷贝进工程目录。

user_logic添加component我知道，如果我把FIFO的例化文件添加进去了 还设置成black_box，在工程里的pcore->hdl文件夹里加入了FIFO的VHDL源码，在pcore->data文件夹下的pao里加入了编译顺序，这样EDK里生成bit流还出现了上诉的错误。 感觉跟ISE里对FIFO的模版就行implement一样。错误是一样的

手工拷贝.ngc文件试试。

能稍微说的详细些么，我不知道怎么把FIFO的NGC文件添加到EDK的工程里，我折腾了半天，好像感觉EDK只能对VHDL源码模块进行调用？多谢了

具体我也记不太清了，用coregen做软核时应该会生成一个.ngc文件。
①．EDK编译时会有个implementation目录
②．用ISE编译时应要指定一个工程目录
把.ngc文件拷贝进上述①、②中的某个目录试试。