时序问题

2019-03-25 08:49发布

站内问答 / FPGA
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FIFO 的PRO_FULL 信号工作一段时间后信号一直无效，用chipscope看了WR信号一直有写，可以肯定是写到了设定值。为什么出现这种情况?写入时钟为 108Mhz，FIFO为V9.1 .另外有时候修改一点不是很相关的RTL代码，重新综合布线后，输出的时序不正常了，是不是时序收敛的问题？时钟频率为100MHZ. 此帖出自小平头技术问答
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1条回答
Crazy_HUA
1楼-- · 2019-03-25 14:28
< / 没明白你说的意思

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