Xilinx VHDL 时序问题怎么解决

2019-03-25 08:51发布

站内问答 / FPGA
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做了一个状态机与一个RAM相连，状态机发3个地址给RAM，通过一个端口先后读进3个数，然后通过3个端口输出。

问题来了，这3个数的值总是一样的或者顺序是乱的。

要不要连个寄存器呢？求高人指点。

[ 本帖最后由 dongxh 于 2012-10-26 01:30 编辑 ] 此帖出自小平头技术问答
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9条回答
seuwuxi
1楼-- · 2019-03-25 17:52
< / 可以提供你的RAM资料,和你自己的时序图吗？这样的话比较好解决,~猜测有可能是时序不满足所导致的,
eeleader
2楼-- · 2019-03-25 21:45
 精彩回答 2  元偷偷看……
dongxh
3楼-- · 2019-03-26 01:30
给点建议好吗？
eeleader
4楼-- · 2019-03-26 03:12
RAM操作，读，需要延迟一个时钟（至少），才能取数据；写，不需要延迟！
Crazy_HUA
5楼-- · 2019-03-26 09:02
学习
eeleader
6楼-- · 2019-03-26 14:45
不知你理解否？
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