基于FPGA实时视频采集传输系统的时钟约束问题

2019-03-25 08:54发布

站内问答 / FPGA
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我做的是基于FPGA的视频采集传输系统，板子是DE2-115,摄像头500W像素，用VerilogHDL 编程在Quratus II中下到板子上，通过VGA接口连接本地模拟显示器以显示实时视频.现在知道时钟出了问题，显示不正确。有哪位知道关于Timing的部分具体该注意些什么 此帖出自小平头技术问答
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9条回答
eeleader
1楼-- · 2019-03-25 16:53
< / 不知道到你具体指那个部分的时序？
Crazy_HUA
2楼-- · 2019-03-25 22:38
能说具体点么？  
视频采集卡，一般都有SRAM缓冲，很多情况下缓冲的时候统一用像素时钟，输出的时候可以用fpga产生一个像素时钟，可以用摄像头芯片过来的像素时钟，只是行场信号必须得和像素时钟满足一定时序，这种时序网上很多，好好研究下。时序弄不好会花屏，还会出现彩条等等。
Crazy_HUA
3楼-- · 2019-03-26 01:22
LZ总换主题 ，你的上个主题，给你回复过了！放到一个主题多好，有问题慢慢讨论嘛，我每天都在线！
学堂猫猴子
4楼-- · 2019-03-26 02:41
可能是VGA显示控制器的时序，也可能是SDRAM的时序，还可能是视频数据RGB处理的部分有问题
学堂猫猴子
5楼-- · 2019-03-26 05:17
帮我看看代码阿   场频是60   行频是31，5k的 用示波器测试都是标准的 但是一直以来显示的都是彩条
3Q
学堂猫猴子
6楼-- · 2019-03-26 10:59
 精彩回答 2  元偷偷看……
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