初学VERILOG

2019-03-25 08:56发布

module led_variety(sys_clk,led);
input sys_clk;//输入时钟是40MHZ
output [7:0] led;
reg [7:0] led;
reg [24:0] count;
reg [4:0] state;
wire clk;
always @ (posedge sys_clk)
count<=count+1'b1;
assign clk=count[24];
always @ (posedge clk)
begin
........
如上,板子的主时钟是40MHZ,主芯片是EP1C20F400,从L14(CLK2)输入40MHZ时钟。
      上面的代码是直接对40MHZ进行分频吗?
      如果是的话,周期就是1/40=0.025uS,CLK是0.025*25=0.625uS吗 此帖出自小平头技术问答
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2条回答
eeleader
1楼-- · 2019-03-25 19:31
< / 有点错误,吧!周期 0.025us X 2^24
zgyzgy
2楼-- · 2019-03-25 22:25
 精彩回答 2  元偷偷看……

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