task delay;   //延时任务
output b;
reg[23:0] cnt;
always @ (posedge clk or negedge rst_n)
if(!rst_n ) begin cnt <= 24'd0; b<=0;end
else if(cnt==24'he4e1c0) begin b<=1;cnt <= 24'd0;end
else begin cnt <= cnt+1'b1;b<=0;end
endtask */


这个任务就是，想通过检测b的电平的变化，每0.3毫秒b=1。
然而编译下来老出现Error (10170): Verilog HDL syntax error at sram_rw.v(31) near text "always";  expecting ";"
这里的always缺少分毫，这是为什么啊？
我是新手啊
求解啊！！ 此帖出自小平头技术问答