2019-10-12 13:41发布
taojiang 发表于 2017-3-10 09:20 大神，我说的这种方法有没有问题？ 读写信号，FSMC_A7-A0连CPLD得管脚，FSMC_D7-D0连CPLD得管脚，写的时 ...
augustedward 发表于 2017-3-10 09:53 对的，就是这样子写的
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对的，就是这样子写的
所以不用用veilog写FSMC的时序啊
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