Verilog非整数分频问题 - 平头弟

Verilog非整数分频问题

2019-03-25 09:02发布

站内问答 / FPGA

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怎样将50M时钟分频成36M？不用IP核代码怎么写？

此帖出自小平头技术问答

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4条回答

1楼-- · 2019-03-25 10:31

< / 50M先倍频后分频。

2楼-- · 2019-03-25 11:55

小弟初学verilog，求版主大人明示，怎样倍频？不胜感激~

3楼-- · 2019-03-25 17:39

看看你的FPGA里面是否有PLL，有PLL则就好办了。否则必将难办

4楼-- · 2019-03-25 19:39

是CPLD，没有PLL核，算了，我还是改成其他采样频率吧。8KB用户闪存可以存数据查表么？

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